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  1. 30 理工学研究科・理工学部(含:旧鉱山・工学資源学部)
  2. 30C 本学関連学会刊行誌
  3. 30C1a 素材物性学雑誌
  4. 第11巻2号 (30C1a)

CMOSスタティックメモリ回路の電流テスト手法

http://hdl.handle.net/10295/1297
http://hdl.handle.net/10295/1297
d83ccdc4-11c0-4fb5-ae52-925ce1d76154
名前 / ファイル ライセンス アクション
sozai11b1.pdf sozai11b1.pdf (594.6 kB)
Item type 学術雑誌論文 / Journal Article(1)
公開日 2008-10-30
タイトル
タイトル CMOSスタティックメモリ回路の電流テスト手法
言語 ja
タイトル
タイトル Current Testing for CMOS Static RAMs to Reduce Testing Costs
言語 en
言語
言語 jpn
主題
主題Scheme Other
主題 Current Testing
主題
主題Scheme Other
主題 CMOS Static RAM
主題
主題Scheme Other
主題 I DDQ Testing
主題
主題Scheme Other
主題 Design for Testability
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_6501
資源タイプ journal article
アクセス権
アクセス権 open access
アクセス権URI http://purl.org/coar/access_right/c_abf2
作成者 横山, 洋之

× 横山, 洋之

ja 横山, 洋之

en YOKOYAMA, Hiroshi

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玉本, 英夫

× 玉本, 英夫

ja 玉本, 英夫

en TAMAMOTO, Hideo

Search repository
内容記述
内容記述タイプ Abstract
内容記述 In this paper, we discuss a current testing method, which aims to reduce testing costs on CMOS Static RAMs (SRAMs). As the fault models on a memory cell, we assume a hard short between two signal lines, a hard open on signal line, a transistor stuck-on fault, and a transistor stuck-open fault. Proposed test method is based on the simulation results of electrical behavior on the faulty memory cell. In this test method, decoder circuits and bit lines are modified to drive all the memory cells of SRAMs simultaneously. Since the faults are detected by only observing the power supply current, the test sequence becomes simple, and it does not dependent on the size of the memory cell array.
言語 en
出版タイプ
出版タイプ VoR
出版タイプResource http://purl.org/coar/version/c_970fb48d4fbd8a85
書誌情報 素材物性学雑誌

巻 11, 号 2, p. 5-11, 発行日 1998-12-01
収録物識別子
収録物識別子タイプ ISSN
収録物識別子 09199853
収録物識別子
収録物識別子タイプ NCID
収録物識別子 AN10140273
出版者
出版者 日本素材物性学会
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Ver.1 2023-07-25 11:54:04.602174
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